5nm 芯片集體 “遇窘”,先進制程的尷尬

2021/1/20 14:47:33 來源:雷鋒網 作者:吳優 責編:懶貓

從 2020 年下半年開始,各家手機芯片廠商就開始了激烈的 5nm 芯片角逐,蘋果、華為、高通、三星相繼推出旗艦級 5nm 移動處理器,并宣稱無論是在性能上還是在功耗上都有著優秀的表現。

不過從這幾款 5nm 芯片的實際表現來看,一些用戶并不買賬,認為 5nm 手機芯片表現并沒有達到預期,5nm 芯片似乎遭遇了一場集體 “翻車”。

5nm 芯片集體 “翻車”,從 7nm 到 5nm 的尷尬

最早商用的 5nm 芯片是去年 10 月份 iPhone12 系列手機搭載的 A14 仿生芯片,這款芯片晶體管達到 118 億個,且 6 核 CPU 和 4 核 GPU 使其 CPU 性能提升 40%,圖形性能提升 30%,功耗降低 30%。

緊接著華為發布麒麟 9000,集成 153 億個晶體管,8 核 CPU、24 核 GPU 和 NPU AI 處理器,官方稱其 CPU 性能提升 25% ,GPU 提升 50%。

到了十二月份,高通和三星又相繼發布了由三星代工的驍龍 888 和 Exynos 1080,同樣聲稱性能有較大提升,功耗下降。

最先被爆出疑似 “翻車”的是 A14。

據外媒 9to5Mac 報道,部分 iPhone 12 用戶在使用手機時遇到了高耗電問題,待機一夜電量下降 20% 至 40%,無論是在白天還是晚上,無論有沒有開啟更多的后臺程序,結果依舊如此。

最廣為用戶詬病的還屬驍龍 888。

在首批使用者的測試中,不少數碼評測博主都指出首發驍龍 888 的小米 11 性能提升有限,功耗直接上升。有人將此歸結于驍龍 888 的代工廠三星的 5nm 工藝制程的不成熟,由此以來三星自己的兩款 5nm 芯片也面臨 “翻車”風險。

如果按照摩爾定律,芯片的晶體管數量每隔 18 個月翻一番,性能也將提升一倍,但晶體管的微縮越來越難,如今在從 7nm 到 5nm 的推進中,手機芯片的表現似乎并不盡人意,不僅在性能提升方面受限,功耗也 “翻車”,面臨先進制程性價比上的尷尬。

為何 5nm 芯片頻頻翻車?當芯片工藝制程越先進時,性能與功耗究竟如何變化?

設計時性能優先,制造時工藝不成熟

集成電路的功耗可以分為動態功耗和靜態功耗。

動態功耗通俗易懂,指的是電路狀態變化時產生的功耗,計算方法與普通電路類似,依據物理公式 P=UI,動態功耗受到電壓和電流的影響。

靜態功耗即每個 MOS 管泄露電流產生的功耗,盡管每個 MOS 管產生的漏電流很小,但由于一顆芯片往往集成上億甚至上百億的晶體管,從而導致芯片整體的靜態功耗較大。

在芯片工藝制程發展過程中,當工藝制程還不太先進時,動態功耗占比大,業界通過放棄最初的 5V 固定電壓的設計模式,采用等比降壓減慢功耗的增長速度。

不過,電壓減小同樣意味著晶體管的開關會變慢,部分更加注重性能的廠商,即便是采用更先進的工藝也依然保持 5V 供電電壓,最終導致功耗增大。

隨著工藝節點的進步,靜態功耗的重要性逐漸顯現。從英特爾和 IBM 的芯片工藝發展中可以看出,在工藝制程從 180nm 到 45nm 的演進過程中,晶體管集成度增速不同,動態功耗或增加或減少,但靜態功耗一直呈上升趨勢,45nm 時,靜態功耗幾乎與動態功耗持平。

盡管一些設計廠商寧愿在降低功耗上做出犧牲也要提升性能,但也不得不面對高功耗帶來的負面影響。

對于用戶而言,設備發熱嚴重以及耗電嚴重是高功耗帶來的直接影響,如果芯片散熱不好,嚴重時會導致芯片異常甚至失效。

因此,行業內依然將低功耗設計視為芯片行業需要解決的問題之一,如何平衡先進節點下芯片的性能、功耗與面積(PPA),也是芯片設計與制造的挑戰。

從理論上而言,芯片制程越先進,更低的供電電壓產生更低的動態功耗,隨著工藝尺寸進一步減小,已下降到 0.13V 的芯片電壓難以進一步下降,以至于近幾年工藝尺寸進一步減小時,動態功耗基本無法進一步下降。

在靜態功耗方面,場效應管的溝道寄生電阻隨節點進步而變小,在電流不變的情況下,單個場效應管的功率也變小。但另一方面,單位面積內晶體管數目倍速增長又提升靜態功耗,因此最終單位面積內的靜態功耗可能保持不變。

廠商為追求更低的成本,用更小面積的芯片承載更多的晶體管,看似是達成了制程越先進,芯片性能越好,功耗越低。但實際情況往往復雜得多,為提升芯片整體性能,有人增加核心,有人設計更復雜的電路,隨之而來的是更多的路徑刺激功耗增長,又需要新的方法來平衡功耗。

對芯片行業影響重大的 FinFET 就是平衡芯片性能與功耗的方法之一,通過類似于魚鰭式的架構控制電路的連接和斷開,改善電路控制并減少漏電流,晶體管的溝道也隨之大幅度縮短,靜態功耗隨之降低。

不過,從 7nm 演進到 5nm 則更為復雜。

Moortec 首席技術官 Oliver King 曾接受外媒體采訪時稱:“當我們升級到 16nm 或 14nm 時,處理器速度有了很大的提高,而且漏電流也下降得比較快,以至于我們在使用處理器時能夠用有限的電量做更多的事情。不過當從 7nm 到 5nm 的過程中,漏電情況又變得嚴重,幾乎與 28nm 水平相同,現在我們不得不去平衡他們?!?/p>

Cadence 的數字和簽準組高級產品管理總監 Kam Kittrell 也曾表示,“很多人都沒有弄清能夠消耗如此多電能的東西,他們需要提前獲取工作負載的信息才能優化動態功耗。長期以來,我們一直專注于靜態功耗,以至于一旦切換到 FinFET 節點時,動態功耗就成為大問題。另外多核心的出現也有可能使系統過載,因此必須有更智能的解決方案?!?/p>

這是 5nm 芯片設計、制造公司共同面臨的問題,因此也就能夠稍微明白為何現有的幾款 5nm 芯片集體 “翻車”。不成熟的設計與制造都會影響性能與功耗的最大化折中,當然也不排除芯片設計廠商為追求性能更好的芯片,而不愿花大力氣降低功耗的情況。

尷尬的是,越頂尖的工藝,需要的資金投入就越大,事實上追求諸如 7nm、5nm 等先進工藝的領域并不多,如果先進的工藝無法在功耗與性能上有極大的改善,那么追求更加先進的制程似乎不再有原本的意義。

走向 3nm,真的準備好了嗎?

根據市場研究機構 International Business Strategies (IBS)給出的數據顯示,65nm 工藝時的設計成本只需要 0.24 億美元,到了 28nm 工藝時需要 0.629 億美元,7nm 和 5nm 成本急速增長,5nm 設計成本達到 4.76 億美元。

同時,根據喬治敦大學沃爾什外交學院安全與新興技術中心(CSET)的兩位作者編寫的一份題為《AI Chips: What They Are and Why They Matter》的報告,作者借助模型預估得出臺積電每片 5nm 晶圓的收費可能約為 17,000 美元,是 7nm 的近兩倍。

在估算的模型中,作者估算出每顆 5nm 芯片需要 238 美元的制造成本,108 美元的設計成本以及 80 美元的封裝和測試成本。這使得芯片設計公司將為每顆 5nm 芯片支付高到 426 美元(約 2939 元)的總成本金額。

這意味著,無論是芯片設計廠商還是芯片制造廠商,遵循摩爾定律發展到 5nm 及以下的先進制程,除了需要打破技術上的瓶頸,還需要有巨大的資本作為支撐,熬過研發周期和測試周期,為市場提供功耗和性能均有改善的芯片最終進入回報期。

因此,并不是業界所有人都對 5nm 芯片的推進持積極樂觀的態度。芯片 IP 供應商 Kandou 的首席執行官 Amin Shokrollahi 曾在接受外媒采訪時表示:“對我們而言,從 7nm 到 5nm 是令人討厭的,電路不會按比例縮放,而且需要很多費用,我們沒有看到這其中的優勢。但是客戶希望我們這樣做,所以我們不得不這樣做?!?/p>

還有全球第二大芯片代工廠 Global Foundries 出于經濟考慮,于 2018 年宣布擱置 7nm 項目,將資源回歸 12nm/14nm 上。就連實力強大的英特爾也在 10nm、7nm 的研發過程中多次受阻。

不過,這依然無法阻止各家手機芯片設計廠商在先進制程上的競爭,更無法阻止三星和臺積電之間的制程霸主爭奪。

此前雷 鋒網報道過,在先進制程的芯片制造方面,三星視臺積電為最大的競爭對手,三星在同臺積電的競爭中,先進制程的推進斷斷續續,曾經為了先發制人直接從 7nm 跳到 7nm LPP EUV,二者同時在 2020 年實現 5nm FF EUV 的量產,如今又都斥巨資投入 3nm 的研發與量產中。

上周五,臺積電 CEO 魏哲家在投資人會議上宣布,臺積電 2021 年資本的支出將高到 250 億至 280 億美元,其中 80% 會使用在包括 3nm、5nm 及 7nm 的先進制程上,10% 用在高端封裝及光罩作用,另外 10% 用在特殊制程上。

根據臺積電 3nm 制程的進度,預計將在 2021 年試產,在 2022 年下半年進入量產,幫助英特爾代工 3nm 處理器芯片。

與此同時,三星也曾對外稱其 3nm GAA 的成本可能會超過 5 億美元,預期在 2022 年大規模生產采用比 FinFET 更為先進的 GAAFET 3nm 制程芯片。

回歸到 5nm 移動處理器的實際情況,無論是出自哪家廠商的設計與生產,均面臨性能和功耗方面的問題,5nm 芯片似乎還未成熟,3nm 量產就要今年開始試產。越來越趨于摩爾定律極限的 3nm,真的準備好了嗎?

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關鍵詞:芯片

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